설계 현장에서 “FFT를 구현했습니다”라는 말보다 훨씬 강력한 한 마디가 있습니다. 바로 “왜 FPGA 대신 ASIC을 선택했는지, 그리고 왜 이 방법론이어야 했는지”에 대한 답변입니다.
최근 SoC 설계의 한계가 UCIe 기반의 칩렛 구조로 확장되는 격변기 속에서, 우리가 다시금 되새겨야 할 설계의 본질을 정리해 보았습니다.
FPGA vs ASIC: 정답이 아닌 ‘최적’의 선택
많은 이들이 PPA 효율만 보고 ASIC이 우월하다고 생각하지만, 비즈니스 관점에서는 결코 그렇지 않습니다.
- FPGA: 의료, 방산처럼 다품종 소량 생산이 필요한 분야에서는 파운드리를 거치지 않는 FPGA가 단가와 리스크 면에서 압도적입니다. 클럭 자원의 제한을 유연한 재프로그래밍 능력으로 상쇄하는 것이 전략이죠.
- ASIC: 양산성이 필수인 대량 생산 체제에서는 ASIC이 정답입니다. 한 번 찍히면 수정할 수 없기에 Verification Tool의 혹독한 검증을 견뎌야 하지만, 그 대가로 최상의 PPA를 선사합니다.
프로세스의 차이가 만드는 ‘설계의 밀도’
FPGA Design Flow와 RTL to GDSII Flow는 큰 틀에서 비슷해 보여도, 그 깊이는 전혀 다릅니다. 수정 불가능한 ASIC 설계에서는 사소한 실수도 치명적이기 때문에, 검증 과정에서 겪은 문제점과 그 해결 방법을 ‘기록’하는 능력이 곧 엔지니어의 자산이 됩니다. (개인적으로 ASIC 설계의 진입장벽을 넘고 싶다면 OpenROAD 같은 오픈소스 툴을 통해 흐름을 익혀보시는 것을 추천합니다.)
한계를 넘어서는 법: UCIe와 칩렛
단일 칩에 모든 것을 때려 박는(Monolithic) 시대는 한계에 도달했습니다. 이제는 여러 개의 SoC를 UCIe 인터페이스로 연결해 하나의 시스템을 만드는 시대입니다. “이 기능을 칩 내부(On-chip)에 넣을 것인가, 별도의 다이(Die)로 분리할 것인가?”를 고민하는 시야가 필요합니다.
Closing: 고민의 흔적이 전문성을 만듭니다
면접이나 기술 미팅에서 “어떤 알고리즘을 썼나?”라는 질문에 단순히 “FFT입니다”라고 답하는 것은 아쉽습니다.
“전력 소모를 최소화하기 위해 FPGA의 제한된 클럭 자원을 이렇게 최적화했고, 향후 양산 시 PPA 이득을 고려해 ASIC Flow를 염두에 두고 설계했습니다.”
이처럼 방법론에 대한 명확한 근거를 제시할 때, 비로소 ‘고민한 흔적’이 빛을 발합니다. 설계의 기술만큼이나 중요한 것은 ‘설계의 이유’를 증명하는 능력입니다.
오늘도 한계를 넘기 위해 RTL과 씨름하는 모든 설계 엔지니어분들을 응원합니다!
#SoC #FPGA #ASIC #RTL #PPA #UCIe #OpenROAD #반도체설계 #디지털회로설계